1. 跨时钟域同步。对于FPGA的异步输入信号，这是必须的，对于FSM更是如此。因为没有跨时钟域信号的前级驱动时钟特性信息，所以需要在同步器前设置时序约束：false_path。 riple

2. 复杂组合逻辑寄存。增加的一级寄存器会引入一个周期的延时，需要在设计中通过“预计算”考虑进去。这一寄存器的引入，形成了FSM输入逻辑的一级流水。对于该问题，请参考下面的资料。我以后会给出一个例子的。

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